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ダイレクトコンバージョン方式を用いるデジタルTV受信機向けに，高速・高精度AD変換器を開発した。開発したAD変換器は，独自の三相サンプリング技術および，二段階加算方式により，世界トップレベルの低消費電力化を実現した。開発したAD変換器を0.18μmCMOSプロセスにて試作し，評価を行った。電源電圧1.8V，サンプリング周波数100MHz，信号帯域4MHzにおいて，SNDR（Signal to Noise plus Distortion Ratio）として77.3dBを得た。このときの消費電流は15.3mAである。試作したΔΣAD変換器の面積は1.57mm2である。これは，AD変換器の性能指標であるFigure of Meritに換算すると0.58pJ/conv.となる。
A new ΔΣADC architecture using a triple phase sampling technique and a two-step summation scheme is presented. A 4th order switched-capacitor ΔΣADC with a 4-bit quantizer is designed for a low-power direct-conversion digital TV receiver SoC. It achieves a 77.3-dB SNDR over a 4-MHz bandwidth with a 100-MHz clock frequency. The chip, fabricated in a 0.18-μm CMOS process, occupies 1.57 mm2 and draws 15.3 mA from a 1.8-V supply. It achieves a 0.58-pJ/conversion FOM.
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